Plant Samsung wirklich NAND mit 1.000 Schichten? Acht Fragen, die sich lohnen

Samsung hat öffentlich darüber gesprochen, bis 2030 NAND-Flash-Speicher mit mehr als 1.000 Schichten zu entwickeln. Das klingt beeindruckend. Doch was bedeutet es tatsächlich für die Speicherprodukte, die wir verwenden? Werden die Bauteile höher, schwieriger herzustellen, weniger zuverlässig, langsamer oder günstiger? Und ab wann kann man sie überhaupt kaufen?

Samsungs Roadmap von 2022 nannte mehr als 1.000 V-NAND-Schichten als Ziel für 2030. Im August 2026 stellte das Unternehmen V10 Bonding V-NAND mit mehr als 400 Schichten vor. Das sind wichtige Meilensteine. Allerdings ist ein Ziel von 1.000 Schichten nicht dasselbe wie ein Produkt, das bereits ausgeliefert wird. Gehen wir acht praktische Fragen durch und beginnen mit der grundlegendsten.

1. Geht es wirklich um 1.000 Schichten – wie bei einem Gebäude mit 1.000 Stockwerken?

Ja. Der Vergleich mit einem Gebäude trifft die Sache erstaunlich gut. Herkömmlicher planarer NAND ordnete Speicherzellen auf einer flachen Oberfläche an. Dreidimensionaler NAND, den Samsung V-NAND nennt, baut zusätzliche Zellschichten nach oben. Stellen wir uns die Siliziumfläche als Grundstück vor: Statt ein immer größeres Grundstück zu bebauen, fügt der Hersteller weitere Stockwerke hinzu.

Zum Vergleich: Der Burj Khalifa in Dubai, das höchste fertiggestellte Gebäude der Welt, hat 163 oberirdische Stockwerke und ist 828 Meter (2.717 Fuß) hoch. Ein NAND-Array mit 1.000 Schichten hätte mehr als sechsmal so viele Speicherschichten, wie der Burj Khalifa Stockwerke besitzt. Natürlich sind diese Stockwerke mikroskopisch klein und keine Etagen, auf denen Menschen herumlaufen könnten.

Die Analogie geht noch weiter. Ein Wolkenkratzer braucht Aufzugsschächte, um die Etagen miteinander zu verbinden. NAND benötigt vertikale Kanalstrukturen, die durch viele Speicherzellschichten verlaufen. Diese Kanäle gehören zur elektrischen Architektur, die den Zugriff auf die Zellen ermöglicht. Es sind also weder einfach leere Löcher noch gewöhnliche Kupferdrähte.

Unterm Strich: Samsung meint tatsächlich vertikale Speicherschichten. Die Herausforderung besteht darin, diese mikroskopischen Stockwerke und ihre elektrischen Verbindungen zuverlässig zusammenarbeiten zu lassen.

2. Wie hoch wird NAND mit 1.000 Schichten tatsächlich? Wird der fertige Chip größer?

Wir müssen drei unterschiedliche Höhen auseinanderhalten: die Höhe des aktiven Speicherarrays, die Dicke des Silizium-Dies und die Höhe des fertig verpackten Bauteils, das auf eine Leiterplatte gelötet wird. Diese Maße sind nicht austauschbar.

Ein höheres Speicherarray erfordert nicht automatisch ein höheres fertiges NAND-Gehäuse. Hersteller können die einzelnen Schichten dünner machen, das tragende Silizium ausdünnen, die Anordnung der Schaltungen verändern und fortschrittliche Gehäusetechniken einsetzen.

Samsung hat bereits gezeigt, dass zusätzliche Schichten keine proportionale Zunahme der Bauhöhe erfordern. Nach Angaben des Unternehmens war sein V-NAND der siebten Generation mit 176 Schichten ungefähr so hoch wie die vorherige Generation mit mehr als 100 Schichten. Das gelang unter anderem durch kleinere Zellabmessungen.

Für ein Gefühl für die Größenordnung nehmen wir einen rein beispielhaften vertikalen Schichtabstand von 45 Nanometern an. Multipliziert man 1.000 Schichten mit 45 Nanometern, erhält man 45 Mikrometer beziehungsweise 0,045 Millimeter, noch ohne zusätzliche Struktur- und Verbindungsbereiche. Das entspricht ungefähr dem halben Durchmesser eines typischen menschlichen Haares. Dieses Rechenbeispiel ist keine von Samsung veröffentlichte Angabe zur Stapelhöhe oder zum Schichtabstand eines 1.000-Schichten-NAND.

Das fertige Gehäuse könnte also ähnlich groß bleiben wie heutige NAND-Bauteile, obwohl der innere Aufbau komplexer wird. Das ist für USB-Sticks, microSD-Karten, Smartphones und kompakte SSDs wichtig, denn dort sind Bauteilhöhe und Platz auf der Leiterplatte begrenzt.

Unterm Strich: Der innere Stapel wird komplexer und möglicherweise höher. Ein größeres fertiges NAND-Gehäuse ist deshalb aber keineswegs unvermeidlich.

3. Wie stellen die Hersteller diese extrem tiefen vertikalen Kanäle her?

Das könnte die beeindruckendste Fertigungsaufgabe der gesamten Roadmap sein. Stellen wir uns vor, ein schmales Loch durch Hunderte mikroskopisch dünne Materialschichten zu erzeugen, dabei die Ausrichtung und Form beizubehalten und anschließend die Innenwand mit exakt kontrollierten Materialien zu beschichten. Und diesen Vorgang dann millionen- oder milliardenfach über einen Wafer hinweg zu wiederholen.

Der vertikale Kanal wird manchmal mit einer Vermittlungsstelle verglichen. Genauer ist er jedoch ein gemeinsamer elektrischer Leitungsweg durch eine Kette von Speicherzellen. Wortleitungen (Word Lines) liefern die Steuersignale für Zellen auf bestimmten Ebenen. Der Kanal selbst ist Teil der Transistorstruktur und nicht bloß ein Draht, der an einer Reihe einzelner Schalter vorbeiführt.

Hersteller verwenden dafür keine winzigen mechanischen Bohrer. Stattdessen entfernen sie Material durch plasmabasierte Halbleiter-Ätzverfahren. Je tiefer die Löcher im Verhältnis zu ihrer Breite werden, desto schwieriger ist es, gerade Seitenwände, gleichmäßige Abmessungen und wirtschaftliche Ätzgeschwindigkeiten zu erreichen. Das bezeichnet man als Herausforderung beim Ätzen mit hohem Aspektverhältnis (High-Aspect-Ratio Etching).

Neue oder erheblich verbesserte Fertigungsanlagen sind ein Teil der Lösung. Halbleiter-Ausrüster wie Lam Research und Tokyo Electron investieren in fortschrittliche Ätztechnologien mit hohem Aspektverhältnis und in kryogene Ätzverfahren. Bei kryogenen Prozessen sorgen präzise geregelte niedrige Temperaturen und die Plasma-Chemie dafür, dass sich besonders anspruchsvolle Strukturen besser ätzen lassen. Anschließend müssen Beschichtungsanlagen dünne Filme gleichmäßig an den Kanalwänden aufbringen.

Es gibt noch eine wichtige technische Möglichkeit: Man muss nicht versuchen, alle 1.000 Schichten in einem einzigen ununterbrochenen Arbeitsgang zu ätzen. Stattdessen lassen sich mehrere kürzere Stapel fertigen und miteinander verbinden. Dadurch sinkt die Tiefe, die in einem einzelnen Ätzschritt bewältigt werden muss. Samsungs V10 verwendet einen Ansatz mit drei Stapeln. Bei der Bonding-V-NAND-Architektur werden außerdem Wafer für die Speicherzellen und für die Peripherieschaltungen getrennt gefertigt und anschließend verbunden. Diese Verfahren lösen unterschiedliche Teile des Skalierungsproblems; Wafer-Bonding bedeutet nicht automatisch, dass jeder vertikale Kanal auf diese Weise zusammengesetzt wird.

Das Verbinden mehrerer Stapel bringt allerdings neue Schwierigkeiten bei Ausrichtung, Übergängen, elektrischem Widerstand und Fertigungsausbeute mit sich. Das Problem verschwindet also nicht. Es nimmt nur eine andere Form an.

Unterm Strich: Samsung kann 1.000 Schichten nicht einfach erreichen, indem man heutige Ätzanlagen länger laufen lässt. Anlagen, Materialien, Prozesskontrolle und die Integration mehrerer Stapel müssen sich gemeinsam weiterentwickeln.

4. Wenn die Kanäle so schwer herzustellen sind: Kann NAND mit 1.000 Schichten zuverlässig sein?

Diese Frage verdient eine gesunde Portion Skepsis. Jahrelang haben Käufer SLC-, MLC-, TLC- und später QLC-NAND anhand von Schreibausdauer, Datenerhalt und Zuverlässigkeit verglichen. Mit jedem zusätzlichen Bit pro Zelle wurde es schwieriger, die Spannungszustände der Zelle eindeutig zu unterscheiden. Eine Struktur mit 1.000 Schichten scheint nun eine weitere Schwierigkeit hinzuzufügen.

Allerdings sind mehr Speicherschichten und mehr Bits pro Zelle zwei unterschiedliche technische Veränderungen. SLC speichert ein Bit pro Zelle, MLC zwei, TLC drei und QLC vier. Mehr Bits pro Zelle verkleinern die verfügbaren Spannungsabstände. Mehr vertikale Schichten stellen dagegen zusätzliche Anforderungen an Fertigung, Geometrie, elektrische Gleichmäßigkeit und Integration.

Längere Kanäle lassen sich schwieriger gleichmäßig herstellen. Schon eine kleine Änderung des Durchmessers zwischen oben und unten, ungleichmäßige Schichtdicken oder Unterschiede im elektrischen Widerstand können das Verhalten einzelner Zellen verändern. Manche dieser Unterschiede erschweren das Lesen oder verkleinern die Sicherheitsreserve beim zuverlässigen Programmieren.

Samsung räumt in seiner technischen Darstellung von V10 ein, dass höhere Strukturen neue Herausforderungen mit sich bringen, und beschreibt Verbesserungen an Kanalprofilen, Prozessgleichmäßigkeit und Bauteilbetrieb. Das ist ermutigend, aber nicht gleichbedeutend mit veröffentlichten Langzeit-Zuverlässigkeitsdaten aus dem Feldeinsatz eines künftigen Produkts mit 1.000 Schichten.

Auch NAND-Controller tragen zum Schutz der Daten bei. Sie nutzen Fehlerkorrekturcodes (ECC), die Verwaltung defekter Blöcke, Wear Leveling und wiederholte Leseversuche (Read Retry). Hersteller prüfen Dies und untersuchen Schreibausdauer sowie Datenerhalt unter unterschiedlichen Betriebsbedingungen. Trotzdem macht auch der ausgefeilteste Controller aus fehlerhaftem Speicher keinen perfekten Speicher. Und ein Chip, der die Werkstests besteht, garantiert noch lange keinen unbegrenzten Datenerhalt ohne Stromversorgung.

Steigt der Schwierigkeitsgrad exponentiell? Nicht zwangsläufig im mathematischen Sinn. Mehr Prozessschritte und engere Toleranzen können Probleme verstärken. Es gibt aber keine seriöse Formel, nach der NAND mit 1.000 Schichten einen bestimmten Prozentsatz weniger zuverlässig sein muss als NAND mit 176 Schichten.

Unterm Strich: Die Frage ist nicht nur, ob Samsung einen funktionierenden Chip mit 1.000 Schichten demonstrieren kann. Entscheidend ist, ob sich große Stückzahlen herstellen lassen, die Anforderungen an Schreibausdauer, Datenerhalt und Fehlerraten zuverlässig erfüllen – und das zu akzeptablen Kosten.

5. Werden 1.000 Schichten NAND beim Schreiben langsamer machen?

Das Schreiben auf NAND ist im Allgemeinen anspruchsvoller als das Lesen, weil beim Programmieren der Ladungszustand von Speicherzellen verändert wird. Zusätzliche Schichten können elektrische Probleme verursachen, etwa längere Kanalwege und höhere kapazitive Lasten. Mehr Schichten bedeuten aber nicht automatisch langsamere Schreibvorgänge.

Drei interne Zeitwerte sind wichtig: die Programmierzeit einer Seite (tPROG), die Lesezeit einer Seite (tR) und die Löschzeit eines Blocks (tBERS). Diese Werte sind etwas anderes als die beworbenen Megabyte pro Sekunde einer SSD oder eines USB-Sticks.

Samsungs V-NAND der sechsten Generation aus dem Jahr 2019 erreichte nach Unternehmensangaben eine Schreiblatenz von weniger als 450 Mikrosekunden (0,450 Millisekunden) und eine Leselatenz von weniger als 45 Mikrosekunden (0,045 Millisekunden). Bei der vorherigen Generation lagen die Werte bei ungefähr 500 beziehungsweise 50 Mikrosekunden. Samsung erhöhte also die Schichtzahl und verringerte gleichzeitig die Latenz.

Um zu sehen, warum selbst kleine Unterschiede wichtig sind, nehmen wir 0,450 Millisekunden als hypothetischen Ausgangswert. Eine um 25 % höhere Programmierlatenz ergäbe 0,563 Millisekunden, ein Anstieg um 50 % ergäbe 0,675 Millisekunden und eine Verdoppelung 0,900 Millisekunden. Das sind Rechenbeispiele, keine Prognosen für Samsungs NAND mit 1.000 Schichten.

Es gibt auch einen ermutigenden neueren Datenpunkt. Laut Samsung bietet V10 Bonding V-NAND eine um etwa 45 % schnellere Programmierleistung und einen um 33 % schnelleren NAND-I/O als V9, obwohl V10 mehr als 400 Schichten besitzt. Diese Verbesserungen sind von Samsung genannte Vergleichswerte zwischen zwei Generationen. Sie bedeuten nicht, dass jede mit V10 bestückte SSD automatisch 45 % schneller schreibt.

Auf Geräteebene verteilen Controller Schreibvorgänge auf mehrere Dies und Ebenen (Planes), überlappen manche Abläufe durch Parallelität und nutzen Caches. Deshalb kann sich ein fertiges Speicherprodukt anders verhalten als seine einzelnen NAND-Dies. Eine höhere Dichte kann die Kapazität steigern, zugleich aber bei gleicher Produktkapazität die Zahl der Dies verringern, die für parallele Schreibvorgänge zur Verfügung stehen.

Unterm Strich: Es gibt keine seriöse Möglichkeit, aus der Schichtzahl direkt eine künftige Schreiblatenz zu berechnen. Entscheidend ist, ob Verbesserungen an Architektur und Schaltungen die zusätzliche elektrische Komplexität ausgleichen können.

6. Braucht NAND mit 1.000 Schichten einen intelligenteren und leistungsfähigeren Controller?

Möglicherweise, aber nicht einfach deshalb, weil sich der Controller merken muss, in welchen der 1.000 Stockwerke defekte Sektoren liegen. NAND wird intern im Allgemeinen über physische Seiten und Löschblöcke verwaltet, während ein Host-Computer logische Sektoren beziehungsweise logische Blockadressen sieht. Informationen über defekte Blöcke und Zuordnungstabellen ermöglichen es dem Controller, unbrauchbare Bereiche zu umgehen, ohne vor jedem Schreibvorgang alle Blöcke zu durchsuchen.

Stellen wir uns ein Hotelreservierungssystem vor. Es kontrolliert nicht bei jedem Check-in sämtliche Zimmer. Es weiß bereits, welche Zimmer frei, belegt oder außer Betrieb sind. Ein Flash-Controller arbeitet mit einer vergleichbaren Buchführung, auch wenn die tatsächlichen Algorithmen erheblich komplizierter sind.

Eine höhere NAND-Dichte kann größere Zuordnungstabellen, mehr physische Blöcke pro Die oder andere Anforderungen an die Ablaufplanung mit sich bringen. Wenn zwei Geräte aber jeweils 1 TB Kapazität bieten, benötigt die Variante mit 1.000 Schichten nicht automatisch eine proportional größere Zuordnungstabelle als die Variante mit 176 Schichten. Entscheidend sind unter anderem die Granularität der Zuordnung, die physische Organisation, das Firmware-Design und der verfügbare Controller-Speicher.

Die ernsthaftere mögliche Bremse sind Fehlerkorrektur und Datenbewegungen. Wenn künftiger NAND stärkere ECC-Verfahren, mehr erneute Leseversuche oder zusätzliche Garbage Collection benötigt, muss der Controller möglicherweise mehr Zeit für die Wiederherstellung oder Neuorganisation von Daten aufwenden. Verbesserungen bei der NAND-Qualität und der Controller-Architektur können solche Nachteile umgekehrt verhindern.

Vergleichen wir ein 1-TB-Gerät mit älterem NAND mit einem 1-TB-Gerät aus deutlich dichterem NAND: Die logische Kapazität bleibt gleich, auch wenn Anzahl und Anordnung der physischen Dies unterschiedlich sind. Vergleichen wir dagegen ein 1-TB-Gerät mit einem 8-TB-Gerät. Das größere Gerät muss erheblich mehr Kapazität verwalten. Daraus folgt aber nicht, dass allein die Zahl der vertikalen Schichten achtmal so viel Arbeit verursacht.

Unterm Strich: Controller werden sich weiterentwickeln, insbesondere bei Fehlerkorrektur, Ablaufplanung und Zuordnung. Mehr Schichten bedeuten aber keinen linearen Anstieg des benötigten Rechenaufwands.

7. Wird Speicher durch weniger NAND-Chips günstiger – oder vielleicht langsamer?

Das ist eines der stärksten wirtschaftlichen Argumente für NAND mit 1.000 Schichten. Wenn Hersteller pro Wafer mehr nutzbare Bits produzieren können, könnten die Kosten pro Gigabyte sinken. Ein Die mit höherer Kapazität könnte außerdem ermöglichen, dass eine SSD oder ein USB-Stick die gewünschte Kapazität mit weniger Dies erreicht. Das kann die Gehäuseintegration vereinfachen und die Zahl der Komponenten reduzieren.

Mehr Schichten bedeuten jedoch nicht automatisch eine proportionale Kapazitätssteigerung. Die Fläche des Dies, die Bits pro Zelle, der Zellabstand, die Peripherieschaltungen, Reservebereiche und die Fertigungsausbeute beeinflussen alle die tatsächlich nutzbare Speicherdichte.

Diese Die-Kapazitäten sind hypothetische Beispiele und keine Samsung-Produktroadmap. Zur Vereinfachung rechnen wir 1 TB als ungefähr 8 Tb, noch ohne Reservekapazität und Formatierungs-Overhead. Ein Gehäuse kann mehrere NAND-Dies enthalten; die Zahl der Dies entspricht deshalb nicht zwangsläufig der Zahl der Gehäuse.

Betrachten wir nun die Fertigungskosten. Ein künftiger Wafer könnte teurer in der Verarbeitung sein, weil zusätzliche Ätz-, Beschichtungs-, Bonding-, Inspektions- und Prüfschritte nötig werden. Wenn er aber erheblich mehr nutzbaren Speicher liefert, können die Kosten pro Terabyte trotzdem sinken.

In diesem Beispiel steigen die Wafer-Verarbeitungskosten um 60 %, während die Kosten pro nutzbarem Terabyte um 36 % fallen. Die Zahlen sind vollständig hypothetisch und berücksichtigen weder Gehäuse, Controller, Montage, Vertrieb noch Gewinn. Sie veranschaulichen die wirtschaftliche Logik und nicht Samsungs tatsächliche Kosten.

Es gibt allerdings einen Haken bei der Leistung. SSD-Controller erreichen hohe Datenraten unter anderem dadurch, dass sie mehrere NAND-Dies parallel beschreiben. Ersetzt man 16 Dies mit geringerer Kapazität durch vier Dies mit höherer Kapazität, kann die Parallelität auf Die-Ebene sinken. Das kann die dauerhafte Schreibgeschwindigkeit beeinträchtigen, insbesondere nachdem der SLC-Cache eines Laufwerks aufgebraucht ist. Schnellere Schnittstellen, zusätzliche Planes und bessere Ablaufplanung können helfen, den Nachteil aber möglicherweise nicht vollständig beseitigen.

Bei einem preisempfindlichen USB-Stick bevorzugt ein Hersteller womöglich weniger Dies und niedrigere Materialkosten. Bei einer Enterprise-SSD kann dagegen eine andere Die-Konfiguration sinnvoll sein, wenn sie einen gleichmäßigen Durchsatz sicherstellt.

Und selbst wenn die NAND-Produktionskosten sinken, hängen Endkundenpreise von Angebot, Nachfrage, Fabrikauslastung, Lagerbeständen und Produktpositionierung ab. Niedrigere Kosten pro Bit garantieren nicht, dass Kunden sofort weniger bezahlen.

Unterm Strich: Das wirtschaftliche Ziel lautet nicht einfach „weniger Chips“. Es lautet: mehr nutzbarer, zuverlässiger Speicher pro investiertem Fertigungsdollar, ohne zu viel Leistung aufzugeben.

8. Geht dem Mooreschen Gesetz die Luft aus, und wann liefert Samsung NAND mit 1.000 Schichten?

Gordon Moore, Mitbegründer von Intel, beobachtete bekanntlich, dass sich die Transistorzahl auf integrierten Schaltungen ungefähr alle zwei Jahre verdoppelte. Die populäre Variante mit 18 Monaten wird häufig mit Erwartungen an die Rechenleistung verbunden. Das Mooresche Gesetz war eine Branchenbeobachtung und eine wirtschaftliche Erwartung, kein Naturgesetz, das ewigen Fortschritt vorschreibt.

NAND-Hersteller fanden einen anderen Weg zu höherer Dichte: Statt nur die Strukturen auf einem flachen Chip zu verkleinern, bauten sie in die Höhe. Samsung führte 2013 seinen ersten kommerziellen V-NAND mit 24 Schichten ein. Die V10-Demonstration von 2026 überschreitet 400 Schichten. Das Unternehmen hat öffentlich darüber gesprochen, bis 2030 mehr als 1.000 Schichten zu erreichen.

Das Datum ist wichtig, aber ebenso die genaue Formulierung. Beim Samsung Tech Day 2022 erklärte das Unternehmen, es stelle sich vor, bis 2030 mehr als 1.000 Schichten zu stapeln. Das ist ein Entwicklungsziel auf der Roadmap und kein garantierter Termin für die Massenproduktion oder den Verkaufsstart.

Mindestens drei Meilensteine müssen wir unterscheiden: die Technologie erfolgreich demonstrieren, sie mit wirtschaftlich vertretbarer Ausbeute fertigen und sie schließlich in fertigen SSDs, USB-Sticks und anderen Geräten ausliefern. Diese Schritte können zu unterschiedlichen Zeitpunkten erfolgen.

Ist NAND mit 1.000 Schichten also fünf oder 25 Jahre entfernt? Samsungs öffentlich genanntes Ziel deutet auf etwa 2030 hin, also nur rund vier Jahre nach dem Veröffentlichungsdatum dieses Artikels im Oktober 2026. Wann entsprechende Produkte tatsächlich kommerziell verfügbar werden, ist allerdings weiterhin unbestätigt.

Unterm Strich: Das Mooresche Gesetz beschreibt möglicherweise nicht mehr jeden Schritt des Halbleiterfortschritts. Das Streben nach mehr Bits pro Dollar geht aber weiter. Ob NAND mit 1.000 Schichten zu einer erschwinglichen Mainstream-Technologie wird, hängt ebenso von Fertigungskosten und Zuverlässigkeit ab wie davon, die spektakuläre Schichtzahl tatsächlich zu erreichen.

Abschließende Gedanken: 1.000 Schichten sind ein Meilenstein, nicht das Ziel

Samsungs Plan ist real. Das Unternehmen hat öffentlich darüber gesprochen, bis 2030 mehr als 1.000 V-NAND-Schichten zu erreichen. Die Ankündigung von V10 mit über 400 Schichten zeigt, dass die Entwicklung vorangeht. Doch ein beeindruckender Fertigungsmeilenstein wird leicht mit einem automatisch besseren Speicherprodukt verwechselt.

Für Kunden bleiben die entscheidenden Fragen dieselben: Wie viel Speicherplatz bekommen wir? Wie schnell können wir Daten schreiben? Wie lange bleiben sie zuverlässig erhalten? Und was kostet das Ganze?

Ein NAND-Chip mit 1.000 Schichten, der zu teuer ist, schlechte Fertigungsausbeuten liefert oder untragbare Leistungskompromisse erfordert, wird den Markt nicht automatisch erobern. Die eigentliche Leistung besteht darin, eine höhere Dichte zu erreichen und zugleich die Zuverlässigkeit und Wirtschaftlichkeit zu erhalten, die Flash-Speicher überhaupt so nützlich machen.

Deshalb lohnt es sich, den Weg zu 1.000 Schichten zu verfolgen. Nicht weil diese Zahl an sich magisch wäre, sondern weil die dafür erforderliche Technik die nächste Generation von SSDs, USB-Sticks, Speicherkarten und anderen Flash-Speicherprodukten prägen wird.

Quellen und weiterführende Informationen

• Samsung Tech Day 2022: mehr als 1.000 V-NAND-Schichten bis 2030
• Samsung FMS 2026: V10 Bonding V-NAND mit mehr als 400 Schichten
• Samsung: Technische Entwicklung und Herausforderungen bei V10
• Samsung: Die Geschichte hinter V-NAND
• Samsung: Latenz und Kanaltechnologie beim V-NAND der sechsten Generation
• The Skyscraper Center: Gebäudedaten zum Burj Khalifa